В конце недели в Гонолулу на Гавайях прошёл годовой симпозиум VLSI – место рассказов о перспективных полупроводниковых технологиях ближайшего и не очень будущего. К данному мероприятию японская компания Toshiba подготовила два пресс-релиза, с которыми мы и познакомимся. Оба документа рассказывают об улучшениях CMOS-производства – центральной и внедрённой практически на всех предприятиях отрасли технологии по выпуску полупроводников.
Начнём с того, что Toshiba видит возможность увеличить плотность затворов (транзисторов) на каждом квадратном миллиметре кристалла. Так, если с переходом от 65-нм к 45-нм в среднем число затворов на подложке вырастет вдвое (с 800 тысяч до 1,6 млн.), то по расчётам японской компании у неё получится поднять плотность размещения ещё выше – в 2,6 раза до 2,1 млн. затворов. «Лишних» 500 тысяч транзисторов – 30-процентный прирост плотности – явно не помешают. Это снизит себестоимость микросхем и улучшит их характеристики.

Наращивая плотность транзисторов Toshiba пойдёт своим путём (сплошная линия)
С переходом на 32-нм техпроцесс плотность транзисторов в версии техпроцесса Toshiba обещает ещё сильнее оторваться от общеиндустриальной – 4 млн. затворов на кв. мм по отношению к 3,2 млн.
Впрочем, пока компания говорит лишь о расчётной модели. Повысить плотность затворов – означает бросить вызов стабильности характеристикам транзисторов, поскольку уменьшение масштаба техпроцесса и сближение затворов непредсказуемо влияет на их производительность. Новая программная модель симуляции процессов позволяет Toshiba учесть индивидуальные особенности каждого транзистора на подложке. Уменьшив длину и ширину затвора, как и применив эксклюзивную технологию напряжённого кремния (по этому пункту подробности отсутствуют), компания получила положительный прогноз относительно стабильности скоростных и иных характеристик изрядно потеснившихся транзисторов.
Вторая технология модернизации CMOS-процесса разработана совместно с IBM. Касается она улучшения характеристик FE-транзисторов (FET). Суть проблемы в том, что для максимальной производительности транзисторов P-типа (PFET) и N-типа (NFET) требуется подложка из кремния с разной ориентацией кристаллической структуры (разница в ориентации на 45 градусов). Партнёры нашли возможность создать гибридную заготовку из двух слоёв кристаллического кремния с отличающейся ориентацией кристаллической решётки.
В процессе изготовления транзисторов каждый из типов FET изготавливается на своём слое: NFET на обычном (нижний), а PFET на тонком верхнем с ориентацией решётки сдвинутой на 45 градусов:

Каждому типу транзисторов – своя подложка. И они заработают с полной отдачей!
Практическая реализация технологии в виде кольцевого генератора показала снижение задержки цепей на 10%. В Toshiba считают, что в перспективе разработка способна снизить задержки до 30%. Заметим, что улучшение скоростных параметров транзисторов на треть происходит на прежних техпроцессах и с применением традиционных материалов. Обычно для 30-процентного улучшения производительности требовалось снижать масштаб техпроцесса.